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DIGITAL STORAGE 42 - ELETTRONICA OGGI 471 - GIUGNO-LUGLIO 2018 M an mano che la tecnologia ed i modelli di utilizzo delle soluzioni di storage evolvono, altrettanto fanno gli strumenti di verifica ne- cessari per affrontare le nuove sfide che si presentano agli sviluppatori. In particolare, nella progettazione dei controller per SSD che utilizzano come supporto di memorizzazione le memorie flash NAND, si rende necessaria l’introdu- zione di significative innovazioni che consentano di affrontare le problematiche relative ai soft-error, inevi- tabilmente prodotti dalle memorie flash a seguito del ripetuto utilizzo. In questo ambito, è assolutamente in- dispensabile una metodologia che consenta di sempli- ficare la progettazione e la verifica dei controller per gli SSD. Va innanzitutto notato che è possibile imitare la fun- zione di errore del soft-bit di un moderno dispositivo NAND TLC (Triple-Level Cell) mediante l’utilizzo di una funzione di massa di probabilità, applicata ai valori delle diverse soglie di tensione degli hard-bit e dei soft-bit. Le curve così definite possono, impostandone correttamente alcuni parametri, riprodurre il compor- tamento reale con una precisione sufficiente a costitu- irne un modello affidabile. Un simile modello consente di anticipare significativamente, nel processo di svi- luppo del controller, la creazione e la messa a punto di meccanismi di correzione d’errore BCH oppure LDPC, mediante funzioni hardware e firmware. Semplicemente impostando la media e la deviazione standard di ognuna delle curve di probabilità del di- spositivo TLC, è infatti possibile filtrare i dati restituiti ed iniettare, in un modello della NAND, eventi di errore aventi le corrette probabilità di accadimento per ogni cella. Tali errori rifletteranno accuratamente le relazio- ni tra i diversi livelli di tensione associati alle diverse tipologie di bit (MSB, CSB e LSB) del corrispondente dispositivo fisico. Si può dunque operare una modellizzazione di tali comportamenti dei soft-bit mediante un emulatore all’interno di un setup virtuale, il che consente di pro- cedere con lo sviluppo dell’hardware e del software contemporaneamente, anticipando le tempistiche ed ottenendo un time-to-market dei prodotti di storage notevolmente più ridotto. Questo meccanismo di astrazione consente inoltre di semplificare notevolmente la modellizzazione del- le NAND, riducendola all’insieme di alcune semplici equazioni e di una serie di comandi. I risultati si sono rivelati estremamente accurati, se confrontati con quelli delle NAND fisiche vere e proprie, ed assoluta- mente adeguati allo sviluppo di firmware avente un li- vello qualitativo adatto alla produzione, il tutto in tempi molto più brevi rispetto a quelli ottenibili mediante il solo utilizzo di prototipi basati su dispositivi fisici. Per la parametrizzazione delle curve, i produttori dei controller possono procedere mediante estrapolazioni dei dati effettivi ottenuti dalla caratterizzazione del di- spositivo NAND effettuata dal vendor, oppure da loro stessi. La NAND così caratterizzata può essere utilizza- ta per tarare il modello rispetto agli standard più pre- cisi, sebbene ciò non sia strettamente necessario per testare la funzionalità di base dei soft-bit (eseguendo riletture con tensioni di riferimento modificate per col- limare con una data funzione di distribuzione). Può in- Ridurre il time-to-market delle NAND iniettando errori nei soft-bit Nella progettazione dei controller per SSD che utilizzano come supporto di memorizzazione le memorie flash NAND è necessaria l’introduzione di significative innovazioni che consentano di affrontare le problematiche relative ai soft-error Benjamin Whitehead Storage Product Specialist Mentor, a Siemens business