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TECH INSIGHT NEWS TECHNOLOGIES 24 - ELETTRONICA OGGI 471 - GIUGNO-LUGLIO 2018 zialmente nei frequenti cambiamenti che si effettua- no per gli algoritmi di AI/machine learning in modo da adattarli alle applicazioni finali, cambiamenti che rendono decisamente problematico utilizzare un’ar- chitettura statica come quelle offerte dagli ASIC che, però, permettono di disporre di elevate prestazioni e un TCO più contenuto. Il provider IP eSilicon ha presentato una piattaforma, chiamata neuASIC, che do- vrebbe risolvere questo tipo di limitazioni. Questo produttore si basa sulla tecnologia FinFET a 7 nm e una metodologia di progettazione modulare per lo sviluppo dei nuovi componenti. La nuova piattaforma com- prende una libreria di funzioni specifiche per le applicazioni di AI che possono essere rapidamente combi- nate e configurate per creare acceleratori hardware di algoritmi AI personalizzati. Con l’utilizzo di Design Profiler e AI Engine Explorer di eSilicon e gli IP sviluppati da terze parti i blocchi AI, che eSilicon chiama “tiles”, possono essere impostati tramite ASIC Chassis Builder, consentendo l’analisi nella fase iniziale dello sviluppo di elementi come potenza, prestazioni e area (PPA) delle diverse potenziali architetture per reti neurali da realizzare. La piattaforma neuASIC utilizza una sofisticata knowledge base per garantire un PPA ottimale. La libreria IP neuASIC ospita le funzioni per il design AI e in questo modo è possibile sviluppare ASIC ottimizzati per le diverse attività. Le “tiles” ottimizzate per le applicazioni AI comprendono sottosistemi come per esempio quelli MAC e per la convoluzione. In questo sistema modulare, un ruolo particolarmente importante per le prestazioni è costituito dalla memoria che è integrata nell’ASIC e alla sue connessioni con il chip. Un tipico progetto AI richiede infatti una elevata quantità di memoria, che solitamente è implementa- ta tramite una combinazione di memoria custom implementata nel chip e un sistema di accesso a memoria esterna al chip implementata tramite stack 3D chiamati HBM ( high-bandwidth memory). Lo standard attuale per queste connessioni è quello HBM2. L’accesso a questi stack HBM è realizzato tra- mite una tecnologia chiamata integrazione 2.5D che utilizza un substrato di silicio per integrare il chip con la memoria HBM. eSilicon lavora con TSMC per l’integrazione 2.5D. I chip sono realizzati con la tecnologia Chip-on-Wafer-on-Substrate (CoWoS) di TSMC che permette di utilizzare in modo molto ampio le connessio- ni parallele agli stack di memoria interni. Inoltre, il consumo energetico è notevolmente ridotto. Il nuovo oscilloscopio ad alte prestazioni di Rohde & Schwarz Francesco Ferrari R ohde & Schwarz ha introdotto una nuova linea di oscilloscopi di fascia alta siglata R&S RTP. Sono attual- mente gli oscilloscopi digitali più potenti di questo produttore e offrono caratteristiche di rilievo. I nuovi strumenti sono infatti in grado di analizzare segnali in tempo reale con una larghezza di banda che arriva fino a 8 GHz, offrono una elevatissima frequenza di ac- quisizione (un milione di forme d’onda al secondo), ma anche la compensazione in tempo reale delle perdite di trasmissione (deembedding) tra la sorgente del segna- I nuovi oscilloscopi R&S RTP offrono non soltanto caratte- ristiche tecniche di rilievo, ma anche una combinazione articolata di strumenti di misura Architettura della piattaforma neuASIC di eSilicon