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53 EMBEDDED SETTEMBRE CLOCK JITTER | HARDWARE sione è dovuto a DDJ (Data Dependent Jitter), mentre la componente random e quella dipendente dal duty cycle sono molto piccole. An- che la componente PJ non è trascurabile e questo feno- meno appare correlato alla modulazione d’ampiezza del segnale all’inizio di ciascun burst di dati (ma non cor- relato ai singoli bit di dati), visibile nel diagramma a oc- chio e nelle visualizzazioni nel dominio del tempo. Misura di jitter di dati temporizzati L’ultimo esempio di analisi di jitter è quello relati- vo a un circuito logico sincrono. A differenza degli esempi precedenti, questo circuito è caratterizzato da un segnale di clock esplicito, per cui le misure di jitter sono fatte sul segnale dati (colore ciano) sul canale 2 relativamente al segnale di clock (gial- F T ) , , À TE& L . " + T C; MHz e le piste della scheda circuitale sono corte, ragion per cui i segnali sono abbastanza “puliti”, come indicato dal ridotto valore di jitter random e dall’ampiezza del diagramma a occhio. Poiché questo circuito sta utilizzando un segnale di clock separato, il jitter non sarà dipendente dai dati. In questo caso la componente dominante sem- bra essere quella imputabile alla distorsione del duty cycle. Ulteriori analisi condotte sul circuito evidenziano che il clock per questo circuito è stato " + ) À ;& 2 % À jitter totale del circuito è dovuto alla distorsione del duty cycle del segnale di clock. Vero e proprio “battito cardiaco” dei sistemi embedded, i clock sono un elemento critico per mantenere i riferi- menti di temporizzazio- ne e la sincronizzazione tra componenti, sotto- sistemi e interi sistemi. Come evidenziato da- gli esempi riportati nel presente articolo relati- vi a clock non modulati, clock a dispersione di spettro, dati seriali con clock embedded e dati temporizzati, i moder- ni oscilloscopi offrono un’ampia gamma di mi- sure che permettono di eliminare quell’“alone di mistero” che circonda la caratterizzazione e la À @ - stemi embedded. Fig. 10 – L’analisi di jitter di un circuito logico sincrono evidenzia come la distorsione ( ( ! Á Fig. 9 – La schermata illustra l’impatto del jitter sul lato trasmissione di un bus ad auto-temporizzazione come ad esempio il bus CAN