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51 EMBEDDED SETTEMBRE CLOCK JITTER | HARDWARE À - ti DJ non correlate. I @ À - gura 5 riporta una visualiz- zazione in modalità a persi- stenza del segnale di clock dove gli ampi fronti di disce- sa del segnale evidenziano chiaramente che il duty cycle À Se il sistema embedded uti- lizza sempre il fronte di salita del clock, questa va- riazione del duty cycle po- trebbe non rappresentare un problema. Nel caso invece in cui alcuni circuiti utilizzano i fronti di salita mentre altri fanno ricorso ai fronti di discesa, questo jitter potrebbe causare À - le del sistema. Caratterizzazione del clock a dispersione di spettro Il prossimo esempio di analisi del clock relati- vo al progetto in esame è una visualizzazione À . €š k À x la misura della frequenza varia in funzione del €) k &'' k anche il periodo di clock, come indicato dall’al- largamento (smearing) orizzontale della forma d’onda lontano dal punto di trigger. L’aggiunta delle statistiche di misura potrebbe aiutare a @ À ! 2 - @ À @ . À - te di comprendere le modalità di variazione della frequenza. In questo caso il segnale è un clock di tipo spread-spectrum (ovvero a dispersione di spettro) dove la frequenza è modulata intenzio- nalmente. A questo pun- to è necessario doman- darsi se funzionamento del progetto è quello pre- visto. Come riportato nel riepilogo dei risultati re- ¦ À ) le variazioni di frequen- za previste sono domi- nate da PJ, come d’altra parte si evince dalla ta- bella dei risultati delle misure visibile sulla par- te superiore del display e dall’istogramma del TIE a forma di sella. Il TIE provocato dalla modula- zione può essere visua- lizzato mediante l’anda- mento della tendenza nel $ À Fig. 5 – Le variazioni del duty cycle sono visibili sui fronti di discesa del clock a 1,25 MHz " # $ % ! & ' nel dominio del tempo del clock a 98 MHz